1樓：匿名使用者
非同步置位
always @ (posedge sys_clk or negedge set)
begin
if (~set) begin ...... end //這裡set必須取反
else
begin
endend
同步置位
always @ (posedge sys_clk)
begin
if (set) //這裡set可以不用取反
else
begin
endend
非同步置位的優點是充分利用了fpga中le的資源, 可以迅速的響應置位訊號，但是有可能進入亞穩態，另外非同步置位時變數的賦值必須賦常量值，賦變數值能夠編譯過去，但是工作會出錯
同步置位的優點是整個電路工作在同步時鐘下，能夠儘量避免亞穩態出現，並且賦初值可可以是未知的變數值，缺點是同步置位相當於在整個電路的條件判斷中額外增加了一個先決條件，會消耗額外的資源增加邏輯複雜度
2樓：匿名使用者
功能上，同步置位必須要有時鐘才能生效，
電路上，非同步置位會綜合成帶非同步置位或復位端的暫存器，同步置位是在暫存器的d端前加一個與門或者或門。
3樓：
同步是在時鐘控制下進行置為比如說時鐘訊號clk，復位訊號resetalways@(posedge clk)
if(reset)
........是同步
always@(posedge clk or negedge reset)
if(reset)
/......././/.
4樓：詩律
同步置位：
always @(posedge clk)if(set) cnt <= 0;
else cnt <= cnt+1;
非同步置位：
always @(posedhe clk or posedge set)
if(set) cnt <= 0;
else cnt <= cnt+1;
同步置位：由與輸入相同的時鐘跳變沿觸發置位訊號，優點是降低了亞穩態出現的概率，但是消耗多餘的期間資源，沒有充分利用專用的置位埠set。
非同步置位：由與輸入不同的時鐘跳變沿觸發置位訊號，優點是節省資源，缺點是容易出現亞穩態現象。
verilog設計一個帶非同步復位、同步置位，時鐘上升沿觸發的d觸發器。怎麼能同時滿足非同步置位、同步復位？
5樓：風雷小草
module dff(
clk,
d,set_n,
rst_n,q);
input clk;
input d;
input set_n;
input rst_n;
output q;
reg q;
always@(posedge clk or negedge rst_n)
begin
if(!rst_n)
q<= 1'b0;
else if(!set_n)
q<= 1'b1;
else
q<=d;
endendmodule
採用 verilog hdl語言設計一個非同步清零，非同步置位d觸發器(需要分頻器，50hz分頻) 20
6樓：
module d(rst1,rst0,clk,in,out);
input rst1,rst0,clk,in;
output out;
reg out;
always@(posedge clk or negedge rst1 or negedge rst0)
begin
if(~rst1) out<=1; //注意下降du沿配套
zhi的條件寫
dao法
else if(~rst0) out<=0; //注意下降沿配套的條件寫法
else out <= in; //直接完成d觸發專器的特性方程就可以了
屬//begin
//if(in) out<=in;
//else out<=out;
//end
endendmodule
同步清零和非同步清零（置數）verilog描述上的區別
7樓：溫文2爾雅
他們的區別在**寫法上主要是敏感列表的區別，如下示例所示
非同步清零：
always@(posedge clk or negedge rst )
begin
if(!rst) out <= 0;
else
begin
···································
····································
························
endend
同步清零：
always@(posedge clk)
begin
if(!rst) out <= 0;
else
begin
···································
····································
························
endend
他們在電路網表中的區別就很大了，主要區別表現在材料上。現在所用的同步或非同步ip核，隨著材料的進步，同步ip核還可以用，但非同步往往就會出現問題，這是因為材料的不同所造成的延時不同。所以如果你所設計的東西涉及到智慧財產權問題時，建議使用同步設計。
如果有什麼問題，歡迎追問哦親。也希望我能幫到你。
用verilog程式設計一個具有非同步清零和同步置數功能的十進位制可逆計數器
8樓：love楓葉林
module m10_counter(output reg[3:0]q,
input ce,cp,cr);
always @(posedge cp,negedge cr)if(~cr)q=4'b0000; //????
else if(ce) //ce=1,begin
if(q>=4'b1001)
q<=4'b0000;
else q<=q+1'b1;
endelse q<=q; //??????
endmodule
用Verilog HDL實現計數器 7進位制，遞增計數，非同步清零，同步計數使能和可預置數
else if q1 9 q1 q1 1 else if q1 7 q1 q1 1 if q1 4 h9 cout 1 b1 if q1 4 h7 cout 1 b1 即可！另 當然，原檔案是4 bit的，然而7只要3 bit即可，你可以砍掉一位。4 h,4 b改成3 h,3 b之類的！dout,q...
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